Материал: Проектирование комбинационных схем цифровых устройств

Проектирование комбинационных схем цифровых устройств

ВВЕДЕНИЕ

С внедрением в промышленность цифровых технологий появилась возможность строить устройства обработки оцифрованных сигналов вычислительным методом. Такой способ обладает рядом важных преимуществ, таких как повышенная точность обработки, меньшая зависимость параметров от внешних условий, а также возможность реализации таких обрабатывающих устройств, которые невозможно или трудно было реализовать в аналоговом виде. Одни из наиболее распространенных узлов цифровых схем - дешифраторы. Навыки создания дешифраторов необходимы при разработке практически любого цифрового устройства.

1. Устройство дешифрации кодов

.1   Описание дешифратора и структурная схема устройства

Целью задачи является синтез устройства дешифрации кодов двоичных чисел, имеющего «к=7» входов и «I=70» выходов, используя стандартные промышленные ИМС К155ИД3, .

К155ИД3 - двойной высокоскоростной дешифратор. Каждый из дешифраторов микросхемы (рис 1.1.1) имеет 2 адресных входа А0-А1 и вход разрешения Е. Избыточные коды дают на всех выходах высокий уровень. Выходы 0-3 взаимоисключающие, их активные выходные уровни - низкие. Активный уровень для входа Е- низкий.

Состояния выходов дешифратора показаны в таблице 1.1.1

Таблица 1.1.1 - Состояния выходов дешифратора 74LS154

где Н - низкий уровень, В - высокий уровень.

Структурно-логическая схема дешифратора показана на рисунке 1.1.1

Рисунок 1.1.1 - Структурно-логическая схема ИМС К155ИД3

Поскольку число входов устройства k=4, то четыре старших разряда подаются на первую ступень, которая состоит из одного дешифратора К555ИД6. Его выходы соединяются с входами А3 каждого дешифратора второй ступени для управления ими. Так как по заданию число выходов устройства I=70, то необходимо использовать 5 дешифраторов для второй ступени. Четыре младших разряда подаются на адресные входы этих дешифраторов.

Зарубежным аналогом К531ИД14 является ИМС 74LS154.

Таблица 1.1.2 - Таблица дешифрации

Рисунок 1.1.2 - Структурная схема устройства дешифрации кодов

.2 Расчет потребляемой мощности и времени задержки

По рисунку 1.1 определим общее число логических элементов, входящих в дешифратор, - N=25. Средняя мощность потерь одного логического элемента - P_ср.пот.=10 мВт [2]. Энергопотребление одного дешифратора равно:

Так как устройство состоит из пяти дешифраторов, то общее энергопотребление равно:

Определяем число элементов, участвующих в распознавании одного любого слова, оно равно К=3. Находим время задержки:

Так как наше устройство двухступенчатое, то общее время задержки передачи сигнала по одному каналу равно:

Таблица 1.2.1 - Перечень элементов

2. Коммутатор параллельных кодов

.1 Описание мультиплексора и структурная схема устройства

Коммутатор параллельных входов получает заданное число слов, каждое из которых состоит из заданного количества разрядов. По заданию число слов - 4, количество разрядов в слове - 8. Следовательно, общее число входных бит 4*8=32. Количество адресных сигналов будет равно:

Из справочника [1] выбираем ИМС мультиплексора К155КП1, который имеет 4 адресных входа и 16 информационных входов. Также имеется вход разрешения, при подаче на который низкого уровня коммутации разрешены. Этот мультиплексор позволяет передать на выход сигнал с входа, номер которого подается на адресные входы.

Таблица 2.1.1 - Состояния выходов ИМС К155КП1

Количество мультиплексоров соответствует количеству разрядов в слове. На входы каждого мультиплексора подается по одному разряду из каждого слова, номер разряда соответствует номеру мультиплексора, а номер входа мультиплексора соответствует номеру слова. Таким образом, при подаче какого-либо числа на адресные входы мультиплексоров на выходе будем иметь слово, номер которого соответствует этому числу.

Рисунок 2.1.1 - Структурно-логическая схема мультиплексора К155КП1

дешифратор мультивибратор коммутатор код

Таблица 2.1.2 - Таблица коммутации

Рисунок 2.1.2 - Структурная схема коммутатора параллельных кодов

Таблица 2.1.3 - Перечень элементов

2.2 Расчет потребляемой мощности и времени задержки

По структурно-логической схеме мультиплексора К155КП1 определяем число логических элементов, входящих в состав стандартного мультиплексора, - N=25. Средняя потребляемая мощность одним элементом P_пот.ср = 22 мВт. Энергопотребление одного мультиплексора равно:

В схеме используется М=5 стандартных мультиплексоров К155КП1. Общее энергопотребление всего устройства равно:

Расчет времени задержки осуществляется для передачи одного слова со входа коммутатора на выход для одной ИМС мультиплексора, так как все ИМС работают во времени одновременно (параллельно). Считается, что входные слова и стробирующие сигналы поданы на устройства заранее, а искомая задержка определяется относительно момента подачи адресных сигналов.

Средняя величина временной задержки элемента равна:

По структурно-логической схеме К155КП1 определяем количество логических элементов, участвующих в прохождении сигнала, - К₁ =4.

Задержка передачи сигнала стандартным мультиплексором равна:

3.  Устройство параллельного ввода слов в регистры

.1   Описание регистра и структурная схема устройства

Устройство параллельного ввода в регистр состоит из информационной части (регистры) и управляющей (счетчик, дешифратор). Счетчик считает слова и отправляет номер этого слова в дешифратор, который по этой комбинации выбирает регистр для записи слова.

По заданию необходимо записать шесть слов, каждое из которых состоит из семи разрядов, с частотой 900 кГц.

Для записи всех слов необходимо использовать 5 регистров, способных принять не менее 12 разрядов. Для записи слов выберем регистры марки 74198

Рисунок 3.1 - Микросхема 74198

P₀, P₁, … ,P₇; − параллельные информационные входы;

Q₀, Q₁, … ,Q₇; − выходы триггеров регистра;

D_SR − последовательный информационный вход (сдвиг разрядов вправо);

D_SL − последовательный информационный вход (сдвиг разрядов влево);

S₀, S₁ − входы выбора режима загрузки данных;

CP − вход для подачи тактовых импульсов;

− Master reset (очистка регистра).

Напряжение питания микросхемы составляет GHH = +5В. Регистр имеет 8 D-триггеров, выполненных по схеме ТТЛ. Вход CP − динамический (управление происходит по положительному фронту). При загрузке данных через D_SL смещение разрядов происходит справа налево, т.е. самый младший разряд загружаемого слова будет на выходе Q₀, а самый старший - на выходе Q₇. При загрузке через вход D_SR − наоборот. Записать данные в триггеры можно одновременно через входы P₀, P₁, … ,P₇.

Рисунок 3.2 - Структура микросхемы 74198

При подаче на лог.0 происходит очистка регистра, т.е. на все выхода будет лог.0 (таблица 3.1). Когда S₀ = 0 и S₁ = 0 регистр хранит записанную информацию.

Таблица 3.1.1 - Выбор режима загрузки данных

При S₀ = 1 и S₁ = 1, а также по фронту на CP, в регистр загружаются данные с входов P₀, P₁, … ,P₇. Когда S₀ = 0, а S₁ = 1 будет происходить запись с последовательного входа D_SR. По первому положительному фронту на CP происходит сдвиг, и состояние на входе D_SR передастся в триггер с выходом Q₀. По второму фронту состояние этого триггера передастся триггеру с выходом Q₁, а вQ₀ запишется новое состояние входа D_SR и т.д. Аналогично вводятся данные с входа D_SL при S₀ = 1, а S₁ = 0, только в этом случае сдвиг будет происходить в обратную сторону.

В качестве счетчика выбираем микросхему 7490, обладающую четырехразрядным выходом. Входы синхронного сброса RI и R2 (двухвходовой элемент И) запрещают действие импульсов по обоим тактовым входам и входам установки S. Импульс, поданный на вход R, дает сброс данных по всем триггерам одновременно.

Таблица 3.1.2 - Режим работы счётчика 7490