Материал: Верстати з системами програмних управлінь
3. Конструкторсько-налагоджувальний розділ
.1
Структура субблоку SВ-884
Оперативний запам'ятовуючий пристрій (ОЗП) призначено для тимчасового зберігання програм і даних.
ОЗУ виконано на субблоці SВ-884 (ІЯ3.082.884 Е3).
Структурна схема приведена на рис 3.1.
Рисунок 3.1 Структурна схема ОЗП
Технічні дані субблокаSВ-884:
1) Час вибірки не більше 0,5 мкс;
) Ємність пам'яті 8І92 байт.
Адреса конкретного банку пам'яті встановлюється за допомогою движкового модульного вимикача.
Субблок SB-884 є напівпровідникової пам'яттю статичного типу, ємністю 4К I6-ти розрядних слів.
Субблок складається з шістнадцяти елементів пам'яті (мікросхеми К 573 РУ 2А) і логічних схем адресації і управління.
Дані можуть записуватися в пам'ять або зчитуватися з пам'яті ЦП ЕОМ при виконанні циклів звернення до пам'яті:
цикл ВВЕДЕННЯ 16-ти розрядного слова;
цикл ВИВЕДЕННЯ 16-ти розрядного слова або байта;
цикл ВВЕДЕННЯ - ПАУЗА - ВИВЕДЕННЯ
Режими роботи мікросхеми пам'яті К 537 РУ 2А наведено в
таблиці 3.1.
Таблиця 3.1- Режими роботи мікросхеми пам'яті
|
Режими роботи |
Входи |
Вихід 7 |
Примітки |
||
|
|
8 |
1 |
11 |
|
|
|
Заборона вибору ИС |
* |
1 |
|
∞ |
*- Довільний логічний стан ∞ - Стан високого вихідного імпедансу |
|
Зчитування |
1 |
0 |
* |
0 або 1 |
|
|
Запис логічного 0 |
0 |
0 |
0 |
∞ |
|
|
Запис логічноі 1 |
0 |
0 |
1 |
∞ |
|
В адресній частині будь-якого циклу від активного пристрою в субблок надходить 16-ти розрядне адресне слово, в якому розряду1 - 12 використовуються для адресації комірки пам'яті.
Нульовий розряд адреси вказує до якого байту йде адресація у разі байтових операцій.
Розряди 13 - 15 використовуються для адресації банку пам'яті.
Адреса комірки пам'яті з канальних приймачів (мікросхеми D10 - D13) надходить на регістр адреси (мікросхеми D10 -D13).
Адреса комірки пам'яті з регістра адреси надходить на входи ACO- AII накопичувача (мікросхеми D 16 -D31).
Адреса банку надходить на дешифратор вибору банку (мікросхема D14, вимикач S1). Номер замкнутого вимикача (SІI -S I.6) відповідає номеру банку. З виходу мікросхеми D14 імпульс надходить на вхід регістра вибору банку (мікросхема D I3, вхід 2).
Сигнал з регістра вибору банку дозволяє прийом з каналу сигналів "К ВВЕДЕННЯ Н" і "К ВИВОД Н".
Слідом за адресою активний пристрій встановлює сигнал "К СИА Н", який використовується для запам'ятовування сигналів вибору банку регістром вибору банку, розрядів 00 -12 адреси в регістрі адреси.
На цьому закінчується адресна частина будь-якого циклу звернення до пам'яті.
У циклі ВВЕДЕННЯ здійснюється зчитування з пам'яті.
Після закінчення адресної частини циклу звернення активний пристрій виробляє сигнал "К ВВЕДЕННЯ Н". За цим сигналом мікросхема D 15 формує сигнал "СЕ", дозволу вибірки мікросхем пам'яті D16 - D31. Із затримкою не більше 300ns, що дорівнює часу вибірки мікросхем пам'яті, інформація надходить на мікросхеми D1 - D4. Сигнал дозволу на видачу інформації в канал надходить з мікросхеми D15 низьким рівнем на вхід УВ мікросхем D1 - D4. Одночасно з даними сигналом формується сигнал "К СИП Н" мікросхемою D7.2.
Беручи сигнал "К СИП Н", активний пристрій знімає сигнал "К ВВЕДЕННЯ Н ", який в свою чергу знімає сигнал" К СИП Н "субблока SВ-884.
У відповідь на зняття сигналу" К СИП Н "знімається сигнал"К СИА Н" активним пристроєм.
У циклі ВИВЕДЕННЯ здійснюється запис інформації в пам'ять.
Після закінчення адресної частини циклу звернення до каналу активний пристрій встановлює сигнали "К ВИВІДН" і "К БАЙТ Н". Якщо сигнал "КБАЙТ Н" не виробляється, то здійснюється запис 16-ти розрядного слова. У цьому випадку на виходах 6,8 мікросхеми D 9.2 формуються сигнали низького рівня.
У разі байтових операцій активний пристрій разом з даними встановлює сигнал "К БАЙТ Н". Запис старшого або молодшого байта визначається значенням нульового розряду адреси. При запису молодшого байта на виході II мікросхеми D1 формується сигнал низького рівня, на виході 3 - високого рівня. При запису старшого байта на виході II мікросхеми D1 формується сигнал високого рівня, на виході 3 низького рівня
Підтвердженням запису даних в пам'ять для, активного пристрою є сигнал "К СИП Н", який виробляється по сигналу "К ВИВІД Н". Потім здійснюється послідовне зняття сигналів "К ВИВІД Н", "К СИП Н", "КСИА Н".
У циклі ВВЕДЕННЯ - ПАУЗА - ВИВІД здійснюється зчитування
даних з певної комірки пам'яті, модифікація цих даних, тобто виконання
арифметико-логічних операцій, і запис їх в цю ж комірку пам'яті. Ці операції
виконуються при одному зверненні до каналу, тобто при одному сигналі "К
СИА Н".
3.2 Елементна база субблоку
.2.1 Дешифратор К155ИД4
Дешифратор призначено для перетворення двоїчного коду у напругу логічного рівня, який з’являється у тому вихідному проводі, десятинний номер якого відповідає двоїчному коду.
Умовне графічне позначення мікросхеми наведено на рисунку
3.2.
Рисунок 3.2 Умовне графічне позначення мікросхеми
Призначення виводів мікросхеми наведено у таблиці 3.2.
Таблиця 3.2 - Призначення виводів
|
Номер вводу |
Умовне позначення |
Призначення |
|
1, 15 |
1С, 2С |
Входи інформаційні |
|
2, 14 |
1G, 2G |
Входи стробуючі |
|
3, 13 |
В, А |
Входи адресні |
|
7…4, 9…12 |
4…7, 0…3 |
Виходи |
|
8 |
|
Загальний |
|
16 |
|
Живлення |
Мікросхема ИД4, це два дешифратора-демультиплексора. Він може виконувати функції:
подвійного дешифратора з 2 на 4;
подвійного демультиплексора з 1 на 4;
дешифратора з 3 на 8;
демультиплексора з 1 на 2.
Мікросхема має два адресних входи «А» та «В». Вони служать для одночасного управління вихідними станами дешифраторів. У кожному дешифраторі є окремий стробуючий вхід «1G» та «2G».
Якщо мікросхема використовується як демультиплексор, дешифратор може приймати по входам «1С» та «2С» як прямий, так і інверсний адресні коди.
Для дешифрації три розрядного коду треба з’єднати входи 2 та 14, 1 та 15.
Режим роботи мікросхеми К155ИД4 наведено у таблиці 3.3.
Таблиця 3.3- Режим роботи мікросхеми К155ИД4
|
Входи |
Виходи |
|||||||||||||||||||||
|
1С, 2С |
В |
А |
1G 2G |
0 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
Х |
Х |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|||||||||||
|
0 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
|||||||||||
|
0 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
|||||||||||
|
0 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
|||||||||||
|
1 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
|||||||||||
|
1 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
|||||||||||
|
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
|||||||||||
|
1 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
|||||||||||
|
Примітка - Позначення стану 0 - низький рівень; 1 - високий рівень; Х - байдужий стан |
||||||||||||||||||||||
Основні електричні парламенти мікросхеми наведено нижче:
Напруга живлення, Uж, В 5±0,25
Вихідна напруга низького рівня, 
, В, не більше 0,4
Вихідна напруга високого рівня, 
, В, не менше 2,4
Струм споживання, Ісп, мА, не більше 40
3.2.2 Шинний формувач К589АП26
К589АП26 - це шинний формувач з інверсією (ШФІ), є паралельними двонаправленими формувачем сигналів для управління магістралями (шинами) в цифрових обчислювальних пристроях і являють собою 4-канальні комутатори, які мають у кожному каналі одну шину тільки для прийому інформації, одну шину тільки для видачі інформації та одну двосторонню шину для прийому та видачі інформації. У ШФ інформація проходить без змін, в ШФІ - з інверсією.
Умовне графічне позначення мікросхеми наведено на рис.4,
структурні схеми показані на рис. 3.4.
Рис.3.3 Умовне графічне позначення мікросхеми К589АП26
Рис.3.4.струкурна схема мікросхеми К589АП26
Для управління режимом роботи і напрямом видачі інформації служить схема, виконана на двохвходових логічних елементах. І.Формувачі забезпечують передачу інформації при наявності лог. 0 на вході CS вибірки кристала. При наявності лог. 1 на вході CS формувачі знаходяться у вимкненому стані і виходи мають високий опір (3-е стан). При наявності на вході CS лог. 0 управління видачею інформації по шинах D0 і DB здійснюється сигналом на вході управління видачею інформації DCE. Якщо на вході DCE присутня напруга лог. 0, то відкрита передача інформації з входів DI на виходи DB. При наявності на вході DCE лог. 1 відбувається передача інформації з входів DB на виходи DO.
Статичні і динамічні параметри мікросхем ШФ і ШФІ наведено в
табл.3.4 і 3.5 відповідно.
Таблиця 3.4 - Статичні параметри мікросхеми К589АП26
|
Параметр |
Позначення |
Значення параметрів |
|
Струм споживання, мА Вхідний струм низького рівня при UIL = 0,45 В, мА: для входів DO0-DО3, DB0-DB3 для входів CS, DCE Вхідний струм високого рівня при UIH=5,25 В, мкА: для входів DO0-D03, DB0-DB3 для входів CS, DCE Вихідний струм високого рівня, мА: для виходів DO0-DО3 для виходів DB0-DB3 Вихідні напруги низького рівня, В: для виходів DO0-D03 при IH = 15 мА для виходів DВ0-DB3 при IH = 50 мА Вихідні напруги високого рівня, В: для виходів DО0-D03 при IH = -1 мА для виходів DB0-DB3 при IH = -10 мА |
ІСС IIL IIH IОН UOL UOH |
130 (-0,25) (-0,5) 40 80 20 100 0,5 0,7 (3,65) (2,4) |
Табл. 3.5 - Динамічні параметри мікросхем
|
Параметри |
Позначення |
Значення параметрів |
|
|
|
|
К589АП26 |
|
|
|
|
мін. |
макс. |
|
Час затримки-поширення сигналу, нс: від входівD10- D13 до виходівDB0-DB3 від входів DB0-DB3 до виходів DO0-DO3 від входів CS, DCE до виходів DB0-DB3, DO0-DO3 Час затримки переходу від входів CS, DCE до виходів DB0-DB3, DO0-DO3 |
tP(DI-DB) tP(DB-DO) tP (CS-D) tD (CS-D) |
16 14 36 30 |
25 25 55 35 |
3.2.3 D-триггерК155ТМ8
Мікросхема К155ТМ8 має 16-контактний корпус і містить набори
D-тригерів, що мають спільні входи синхронного скидання R і тактового запуску
C. У мікросхемі К155ТМ8 число тригерів чотири, у кожного є виходи Q і Q.
Мікросхема К155ТМ8 має структуру і цокольовку показану на рисунках. Режими
роботи тригерів в мікросхемі К155ТМ8відповідають таблиці. Скидання всіх
тригерів в стан Qn = H станеться, коли на вхід асинхронного скидання R буде
подана напруга низького рівня Н. Входи С і Dn коли R = Н, не діють, їх стан
байдуже (x). Умовне графічне зображення мікросхеми К155ТМ8 показано на рис.
3.5.
Рис.3.5 Умовне графічне позначення мікросхеми К155ТМ8
Інформацію від паралельних входів даних D1 - D4 можна завантажити в тригери мікросхем, якщо на вхід R подати напругу високого рівня. Тоді на тактовий вхід С слід подати позитивний перепад імпульсу і попередньо встановлені на кожному вході D напруги високого чи низького (В або Н) рівня з'являться на виході Q (тобто В або Н відповідно).
Мікросхема К155ТМ8, має струм споживання 45 мА, максимальна
тактова частота становлять 25 МГц, а час затримки поширення сигналу скидання 35
нс. Основне призначення мікросхеми К155ТМ8- побудова регістрів даних, що
запускаються перепадами тактового імпульсу. Корпус К155ТМ8 типу 238.16-1, маса
близько 1,2 грама. Структурна схема мікросхеми К155ТМ8 наведена на рис. 3.6.
Рис. 3.6 Структурна схема мікросхеми К155ТМ8
Стан тригерів мікросхеми К155ТМ8 наведено в таблиці 3.6.
Таблиця 3.6 - Стан тригерів мікросхеми К155ТМ8
|
Стан тригерів мікросхем К155ТМ8 |
|||||
|
Режим робіт |
Вхід |
Вихід |
|||
|
|
R |
C |
Dn |
Q |
Q |
|
Зброс |
Н |
х |
х |
Н |
В |
|
Загрузка 1 |
В |
↑ |
В |
В |
Н |
|
Загрузка 0 |
В |
↑ |
Н |
Н |
В |
Електричні параметри мікросхеми наведені нижче:
номінальна напруга живлення 5 В ± 5%
вихідна напруга низького рівня ≤0,4 В
вихідна напруга високого рівня ≥2,4 В
напруга на антизвонному діоді ≥-1,5 В
завадостійкість при низькому та високому рівнях ≤0,4 В
вхідний струм низького рівня ≤-1,6 мА
вхідний струм високого рівня ≤ 0,04 мА
вхідний пробивний струм ≤ 1 МА
струм короткого замикання -18. -57 мА
струм споживання ≤ 45 мА
споживана статична потужність на 1 логічний елемент ≤
236,25 мВт