2.3 Минимизация ОЧУ
Минимизацию переключательных функций проведём с помощью карт
Вейча. Для функций Р1, Р2, Р3, Р4 заполненные карты приведены на рисунках 2.1, 2.2, 2.3, 3.4, где символом «*» отмечены наборы, на которых функция может принимать произвольное значение (безразличные наборы).
2.3.1 Минимизация функции картами Вейча [4]
|
1 |
1 |
1 |
1 |
|||||||||
|
* |
* |
* |
* |
* |
* |
* |
* |
|||||
|
1 |
1 |
1 |
1 |
|||||||||
|
1 |
1 |
1 |
1 |
|||||||||
|
h |
h |
Карта Вейча функции Р1
Минимизировав функцию, получим:
,
2.3.2 Минимизация функции картами Вейча [4]
|
1 |
1 |
|||||||||||
|
* |
* |
* |
* |
* |
* |
* |
* |
|||||
|
h |
h |
Карта Вейча функции Р2
Минимизировав функцию, получим:
,
2.3.3 Минимизация функции картами Карно [4]
Карта Карно для функции Р3
Минимизировав функцию, получим:
,
Минимизация функции картами Карно [4]
|
00 |
01 |
11 |
10 |
||
|
000 |
|||||
|
001 |
* |
* |
|||
|
011 |
1 |
* |
* |
||
|
010 |
1 |
1 |
1 |
||
|
110 |
1 |
1 |
1 |
||
|
111 |
1 |
* |
* |
||
|
101 |
* |
* |
|||
|
100 |
Карта Карно функции Р4
Минимизировав функцию, получим:
,
Рисунок 2.5 - Комбинационная схема ОЧУ в заданном логическом базисе
3. Логический синтез одноразрядного четверичного сумматора
3.1 Построение структуры одноразрядного четверичного сумматора
Для суммирования результата умножения текущей диады Мн * Мт с переносом из предыдущей диады, предназначены ОЧС. Следовательно, чтобы полностью сформировать частичное произведение четверичных сомножителей, необходима комбинация цепочек ОЧУ и ОЧС.
Частичные суммы формируются в аккумуляторе. На первом этапе он обнулён и первая частичная сумма получается за счёт сложения первого частичного произведения (сформированного на выходах ОЧС) и нулевой частичной суммы (хранящейся в аккумуляторе).
В аккумуляторе происходит сложение i-й частичной суммы с (i+1)-м частичным произведением, результат сложения сохраняется. Содержимое аккумулятора сдвигается на один четверичный разряд вправо в конце каждого такта умножения по алгоритму.
В устройстве ОЧС оба слагаемых последовательно (за два такта) заносятся в регистр множимого, а на управляющий вход формирователя дополнительного кода F2 поступает «1».
Рисунок 3 - Режимы работы ОЧС
Необходимо обеспечить выполнение алгоритма сложения чисел, представленных в форме с плавающей запятой, базируясь на схеме умножителя, реализующего заданный алгоритм умножения.
Первое слагаемое переписывается в регистр результата под действием управляющих сигналов, поступающих на входы h всех ОЧС (рисунок 3). [2]
В ОЧС первое слагаемое складывается с нулём, записанным в регистре результата, и переписывается без изменений в регистр результата.
На втором такте второе слагаемое попадает на входы ОЧС и складывается с первым слагаемым, хранящимся в регистре результата.
Сумма хранится в регистре результата. Разрядность регистра результата должна быть на единицу больше, чем разрядность исходных слагаемых, чтобы предусмотреть возможность возникновения при суммировании переноса. [2] сомножитель счисление умножитель кодировка
3.2 Составление таблицы истинности в заданной кодировке
Одноразрядный четверичный сумматор - это комбинационное устройство, имеющее 5 двоичных входов (2 разряда одного слагаемого (из регистра Мн ), 2 разряда второго слагаемого (из регистра Мт ) и вход переноса (h)) и 3 двоичных выхода. [1]
Разряды обоих слагаемых закодированы : 04 - 002; 14 - 012; 24 - 102; 34 - 112.
Таблица 3 - Таблица истинности ОЧС
|
a1 |
a2 |
b1 |
b2 |
P |
П |
S1 |
S2 |
Пример операции в четвертичной с/с |
|
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0+0+0 = 00 |
|
|
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0+0+1 = 01 |
|
|
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0+1+0 = 01 |
|
|
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
0+1+1 = 02 |
|
|
0 |
0 |
1 |
0 |
0 |
x |
x |
x |
0+2+0 = 02 |
|
|
0 |
0 |
1 |
0 |
1 |
x |
x |
x |
0+2+1 = 03 |
|
|
0 |
0 |
1 |
1 |
0 |
x |
x |
x |
0+3+0 = 03 |
|
|
0 |
0 |
1 |
1 |
1 |
x |
x |
x |
0+3+1 = 10 |
|
|
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
1+0+0 = 01 |
|
|
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1+0+1 = 02 |
|
|
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1+1+0 = 02 |
|
|
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1+1+1 = 03 |
|
|
0 |
1 |
1 |
0 |
0 |
x |
x |
x |
1+2+0 = 03 |
|
|
0 |
1 |
1 |
0 |
1 |
x |
x |
x |
1+2+1 = 10 |
|
|
0 |
1 |
1 |
1 |
0 |
x |
x |
x |
1+3+0 = 10 |
|
|
0 |
1 |
1 |
1 |
1 |
x |
x |
x |
1+3+1 = 11 |
|
|
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
2+0+0 = 02 |
|
|
1 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
2+0+1 = 03 |
|
|
1 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
2+1+0 = 03 |
|
|
1 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
2+1+1 = 10 |
|
|
1 |
0 |
1 |
0 |
0 |
x |
x |
x |
2+2+0 = 10 |
|
|
1 |
0 |
1 |
0 |
1 |
x |
x |
x |
2+2+1 = 11 |
|
|
1 |
0 |
1 |
1 |
0 |
x |
x |
x |
2+3+0 = 11 |
|
|
1 |
0 |
1 |
1 |
1 |
x |
x |
x |
2+3+1 = 12 |
|
|
1 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
3+0+0 = 03 |
|
|
1 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
3+0+1 = 10 |
|
|
1 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
3+1+0 = 10 |
|
|
1 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
3+1+1 = 11 |
|
|
1 |
1 |
1 |
0 |
0 |
x |
x |
x |
3+2+0 = 11 |
|
|
1 |
1 |
1 |
0 |
1 |
x |
x |
x |
3+2+1 = 12 |
|
|
1 |
1 |
1 |
1 |
0 |
x |
x |
x |
3+3+0 = 12 |
|
|
1 |
1 |
1 |
1 |
1 |
x |
x |
x |
3+3+1 = 13 |
В таблице истинности необходимо выделить 16 безразличных наборов, т.к. на входы ОЧУ из разрядов множителя не могут поступить коды «2» и «3».
Управляющий вход h определяет тип операции: 0 - умножение закодированных цифр, поступивших на информационные входы; 1 - вывод на выходы без изменения значения разрядов, поступивших из регистра множимого.
3.3 Минимизация ОЧС
3.3.1 Минимизация П
Произведём минимизацию функции П при помощи карт Вейча, где символом “*” обозначим безразличные наборы. [4]
Рисунок 3.1 - Этап минимизация функции П при помощи карт Вейча
После минимизации функция П будет иметь вид:
П =
Функция для реализации в заданном базисе будет иметь вид:
3.3.2 Минимизация S1
Произведём минимизацию функции S1 при помощи карт Карно, где символом “*” обозначены безразличные наборы. [4]
Рисунок 3.2 - Этап минимизация функции S1 при помощи карт Карно.
После минимизации функция S1 будет иметь вид:
S1 =
Функция для реализации в заданном базисе будет иметь вид:
,
3.3.3 Минимизация S2
Произведём минимизацию функции S2 при помощи карт Вейча, где символом “*” обозначены безразличные наборы. [4]
Рисунок 3.3 - Этап минимизации функции S2 при помощи карт Карно.
После минимизации функция S2 будет иметь вид:
S1 =
Функция для реализации в заданном базисе будет иметь вид:
,
3.4 Построение комбинационной схемы ОЧС в заданном логическом базисе
Рисунок 3.4 - Комбинационная схема ОЧС в заданном логическом базисе
Заключение
Умножители играют особенно важную роль в устройствах цифровой обработки сигналов. С точки зрения принципа действия умножители можно разделить на многотактные и матричные. В обоих случаях произведение является результатом последовательных сложений с той лишь разницей, что достаточный параллелизм матричных умножителей позволяет обойтись без запоминания промежуточных результатов. [2]
В процессе выполнения курсовой работы были разработаны структурные схемы умножителя и сумматора первого типа, а также их функциональные схемы. Для уменьшения стоимости логических схем были выполнены минимизации переключательных функций различными способами. Такой подход позволил выявить достоинства и недостатки этих алгоритмов. В качестве главного достоинства минимизации картами Карно-Вейча можно выделить простоту и минимальные затраты времени. Однако применение данного способа для функций многих переменных будет затруднительно. Для минимизации функций многих переменных удобно использовать алгоритм Рота, который полностью формализует алгоритмы минимизации и делает минимизацию доступной для выполнения компьютерной программой. Функциональные схемы были построены в различных логических базисах. Это позволило закрепить теоретические знания основных законов булевой алгебры, например, правило де Моргана. [1]
Наиболее выигрышно умножитель и сумматор работают в паре, в реализации устройства «сумматор-умножитель». Задачей настоящей курсовой работы является исследование сумматора и умножителя как отдельных логических систем, поэтому исследование и актуализация знаний были проведены в рамках данной задачи.
Список использованных источников
1 Луцик, Ю. А. Учебное пособие по курсу «Арифметические и логические основы вычислительной техники» / Ю. А. Луцик, И. В. Лукьянова. - Минск : БГУиР, 2014. - 76с.
2 Искра, Н. А. Арифметические и логические основы вычислительной техники: пособие / Н. А. Искра, И. В. Лукьянова, Ю. А. Луцик. - Минск : БГУИР, 2016. - 75 с.
3 Единая система конструкторской документации (ЕСКД) : справ. пособие / С. С. Борушек [и др.]. - М. : Изд-во стандартов, 1989. - 352 с.
4 Савельев, А. Я. Прикладная теория цифровых автоматов / А. Я. Савельев: Высш. шк., 1987. - 272 с.
5 Образовательный стандарт высшего образования ОСВО 1-40 02 01 - 2013. Минск : Министерство образования Республики Беларусь, 2013. - 28 с.
6 Положение об организации и проведении курсового проектирования в БГУИР / Е.Н. Живицкая [и др.]. - Минск : БГУИР, 2010. - 17 с.
7 СТП 01-2013. Дипломные проекты (работы): общие требования. - Введ. 2013-01-01. - 2013. - Режим доступа :
8 Об организации повторной текущей и итоговой аттестации студентов первой и второй ступени образования, аспирантов, соискателей ученых степеней. - 2010.
9 Лысиков, Б.Г. Арифметические и логические основы цифровых автоматов / Б. Г. Лысиков. - Минск : Выш. шк., 1980. - 342 с.
10 Усатенко, С.Т. Выполнение электрических схем по ЕСКД : справочник / С.Т. Усатенко, Т.К. Каченюк, М.В. Терехова. - М. : Изд-во стандартов,1989. - 325 с.
11 Памятная книга редактора / А.В. Абрамов - М. : Книга, 1988, 415 с.
12 Основные требования к текстовым документам (ГОСТ 2.105-95). - 2014
13 Рожнова, Н.Г. Вычислительные машины, системы и сети. Дипломное проектирование : учеб.-метод. пособие / Н.Г. Рожнова, Н.А. Искра, И.И. Глецевич. - Минск : БГУИР, 2014. - 100 с.
14. Лысиков, Б. Г. Цифровая вычислительная техника / Б. Г. Лысиков. - Минск : Выш. шк., 2003. - 242 с.