Материал: Счетчики

Рис. 1.21. Логическая схема (а) и идеализированная временная диаграмма работы (б) делителя частоты на 9 с обратными связями

На рис. 1.21 представлена логическая схема и временные диаграммы делителя частоты на 9. При достижении его выходным кодом значения 9 (т.е. 10012) счетчик автоматически сбрасывается в нуль по входу R, и счет начинается снова. В результате частота выходного сигнала на выводе Q3 в 9 раз меньше частоты входного сигнала C.

1.1.3.4. Синхронные счетчики

Исключить зависимость быстродействия работы счетчика от количества разрядов возможно, если обеспечить подготовку его нового состояния в промежутках между тактовыми импульсами. Первая такая схема – это схема кольцевого счетчика, построенного на основе сдвигового регистра (рис. 1.22)

Рис. 1.22. Логическая схема (а) и идеализированная временная диаграмма работы (б) кольцевого счетчика

Рассмотрим работу этой схемы. Пусть первоначально в счетчике записано число 002. После первого же тактового импульса состояние счетчика станет равным 102, после второго – 112. В результате анализа временных диаграмм можно определить, что коэффициент деления схемы кольцевого счетчика будет равен

где n – число разрядов (триггеров) кольцевого счетчика.

Таким образом, быстродействие кольцевого счетчика зависит от времени задержки только одного триггера. Это означает, что на кольцевых счетчиках можно реализовывать самые быстродействующие делители частоты.

То, что коэффициент деления пропорционален не степени количества триггеров, а только сумме является недостатком данной схемы. Это означает, что при увеличении коэффициента деления сложность схемы неоправданно возрастает по сравнению со схемой двоичного счетчика. Еще одним недостатком схемы является то, что в результате воздействия помехи в регистр может быть

ТDD1

Рис. 1.24. Логическая схема (а) и идеализированная временная диаграмма работы (б) двухразрядного счетчика с проверкой правильности его работы

1.1.1.5. Синхронные двоичные счетчики

Повысить коэффициент деления без существенного усложнения схемы возможно синхронными двоичными счетчиками. Логическая схема таких счетчиков приведена на рис. 1.25, а. В этой схеме счетные триггеры реализованы на основе JK-триггера. В ней все триггеры переключаются одновременно, так как входной тактовый сигнал счетчика подается на вход синхронизации сразу всех триггеров. Разрешение переключения счетного триггера формируется логическими элементами И-НЕ, включенными между триггерами.

Для обеспечения возможности наращивания разрядов счетчика в схеме предусмотрено формируется сигнал переноса CR, который в следующих микросхемах подается на входы разрешения счета ECT или ECR. В целом переключение триггеров в схеме возможно только при подаче на входы ECT или ECR логической 1.

В качестве примера на рис. 1.26 показана реализация 32-х разрядного двоичного счетчика. Для этого использовано 4 четырехразрядных синхронных двоичных счетчиков. При необходимости этот счетчик может быть легко

превращен в любой недвоичный счетчик, как при помощи обратных связей, так и используя предварительную запись исходного состояния счетчика.

Вход

Рис. 1.26. Принципиальная схема 32-х разрядного синхронного двоичного счетчика

Поскольку в рассматриваемой схеме применены микросхемы синхронных счетчиков, то все входы синхронизации соединены параллельно. Только в этом случае запись нового состояния счетчика во внутренние триггеры будет производиться одновременно.

Микросхема младших разрядов двоичного счетчика DD1 должна работать всегда, пока на ее вход синхронизации поступают тактовые импульсы, поэтому входы разрешения счета ECT и ECR в этой микросхеме присоединены к источнику питания. Следующая микросхема DD2 должна переключиться только тогда, когда во всех триггерах микросхемы DD1 будет записана логическая 1. Для этого вход разрешения счета ECT DD2 соединен с выходом CR микросхемы младших разрядов DD1. Второй вход разрешения счета остается подключенным к питанию схемы.

Следующая микросхема DD3 подключается аналогично. Однако если не принять дополнительных мер, то время распространения сигнала разрешения счета при увеличении количества микросхем, использованных в счетчике, будет увеличиваться пропорционально количеству микросхем. Для того чтобы избежать этой ситуации, в схеме использован вспомогательный вход разрешения счета ECT. Сигнал с выхода CR микросхемы DD1 подается на входы ECT всех последующих разрядов.

Управление работой синхронного счетчика гораздо сложнее, чем в случае асинхронного счетчика, а количество разрядов синхронных счетчиков обычно не превышает четырех. Поэтому синхронные счетчики не всегда могут успешно конкурировать с асинхронными, особенно при невысоких требованиях к быстродействию. Возможностей у синхронных счетчиков, как правило, гораздо больше, чем у асинхронных. Например, они обеспечивают параллельную запись информации в счетчик и инверсный режим счета.

Контрольные вопросы и задания

1. Дайте определение триггеру. Как классифицируют триггеры по типу синхронизации? Какие типы синхронизации Вы знаете? Нарисуйте их условнографические обозначения.

2. Нарисуйте логические схемы RS-триггеров, реализованных на элементах 2ИЛИНЕ и 2И-НЕ, объясните принцип их работы. Нарисуйте условно-графическое обозначение RS-триггера.

3. Приведите таблицу истинности и нарисуйте условно-графическое обозначение D-триггера. Как он может быть реализован на RS-триггерах?